Verifikation beginnt mit einer Erwartung an das Design. Ohne sie kann eine Simulation zwar Aktivitäten zeigen, aber keinen belastbaren Erfolg melden. Beschreiben Sie deshalb zunächst, was nach Reset, bei gültigen Transaktionen, unter Rückstau und an numerischen Grenzen gelten muss. Daraus entstehen prüfbare Eigenschaften und Tests.
Einen kleinen Verifikationsplan aufbauen
Eine einfache Tabelle genügt als Start: Anforderung, Testidee, erwartetes Ergebnis, zugehörige Prüfung und Status. Zerlegen Sie große Aussagen wie „Schnittstelle funktioniert“ in beobachtbares Verhalten. Ein Test, der viele Takte läuft, prüft nicht automatisch viele Anforderungen.
Vier komplementäre Bausteine
Selbstprüfung
Assertions, Scoreboards oder Referenzmodelle vergleichen das tatsächliche Verhalten mit der Erwartung. Ein Test braucht eine eindeutige Erfolgs- und Fehlerentscheidung.
Gezielte Stimuli
Erst Normal- und Grenzfälle bewusst auswählen. Zufällige Varianten erweitern den Raum, ersetzen aber keinen Plan und benötigen reproduzierbare Seeds.
Coverage
Ausgeführter Code und erreichte funktionale Ziele liefern unterschiedliche Hinweise. Nicht erreichte Bereiche müssen interpretiert und begründet werden.
Statische Analyse
Strukturelle Risiken lassen sich auch ohne konkrete Testvektoren untersuchen. Taktdomänen und Resets erfordern passende Annahmen und Constraints.
Methodik nach Team und Aufgabe auswählen
Ein kleiner VHDL-Baustein benötigt nicht sofort eine große Klassenhierarchie. Entscheidend sind Wiederverwendung, Wartbarkeit und die Komplexität des Stimulus- und Prüfmodells. OSVVM, VUnit und UVM lösen unterschiedliche Aufgaben und können nicht allein anhand der Zahl ihrer Funktionen verglichen werden. Die Fachartikel zur Verifikation helfen bei dieser Einordnung.
Werkzeug und Methode zusammen evaluieren
Riviera-PRO wird von Aldec mit Unterstützung für UVM, OSVVM und UVVM beschrieben. Prüfen Sie an einem eigenen Test, welche Sprachkonstrukte, Bibliotheksversionen, Coverage-Auswertungen und Lizenzoptionen Ihr Ablauf tatsächlich benötigt. Für strukturelle Prüfungen ergänzt ALINT-PRO die dynamische Betrachtung.
Als nächster Schritt empfiehlt sich eine begrenzte Application Note zur VHDL-Verifikation. Bringen Sie für eine Beratung den konkreten Prüfumfang und zwei typische Fehlerfälle mit.